1、芯片介绍 

64Mb SDRAM 是一种高速 CMOS 动态随机存取存储器，设计用于 3.3 存储系统，包含 67,108,864 位。内部配置为四银行 DRAM，具有同步接口。每个 6,777,216 位的银行组织为 4,096 行 x 256 列 x 16 位64Mb SDRAM 包括自动刷新模式和节能的掉电模式。所有信号都在时钟信号 CLK 的上升沿注册。所有输入和输出与 LVTTL 兼容。64Mb SDRAM 具有以高速数据率同步突发数据的能力，具有自动列地址生成、在内部银行之间以隐藏预充电时间的能力，并且在突发访问期间能够在每个时钟周期随机更改列地址。在突发序列结束时启动的自定时行预可在启用自动预充电功能时使用。在访问其他三个银行之一时预充电一个银行将隐藏预充电周期，并提供无缝、高速、随机访问。SDRAM 读写访问是突发导向的，从选定的位置开始，并按照编程的序列继续编程的多个位置。ACTIVE 命令的注册开始，其次是 READ 或 WRITE 命令。ACTIVE 命令与注册的地址位一起用于选择要访问的银行和行（BA0、BA1 选择；A0-A11 选择行）。READ 或 WRITE 命令与注册的地址位一起用于选择突发访问的起始列位置。可编程 READ 或 WRITE 突发长度包括 1、2、4 和 8 个位置，或全页，并具有突发终止选项

2、产品特性

时钟频率：200、166、143、133 MHz • 完全同步；所有信号参考正时钟边沿 • 内部银行用于隐藏行访问/预充电 • 单个3.3V电源 • LVTTL接口• 可编程突发长度 – (1, 2, 4, 8, 全页) • 可编程突发序列：顺序/交织 • 自刷新 • 自动刷新 (CBR) • 每64毫秒（Com, Ind, A1级）或16毫秒（A2级4096次刷新周期 • 每个时钟周期随机列地址 • 可编程CAS延迟（2, 3个时钟） •发读/写和突发读/单写操作能力 • 通过突发停止和预充电命令终止突发