1、芯片介绍 

CoolRunner-II CPLD 是一个高度均匀的快速、低功耗 CPLD 家族。其底层架构是 CPLD 架构，将宏单元组合成功能块 (FB)，并通过全局路由矩阵——Xilinx 高级互连矩阵 (AIM) 进行互。FB 使用可编程逻辑阵列 (PLA) 配置，允许所有乘积项在 FB 的任何宏单元之间进行路由和共享。设计软件高效地综合和优化逻辑，然后将其适配到 FB 并进行连接，能够利用非常高的设备资源百分比。设计变更由软件轻松自动管理软件利用每个 FB 内部可编程逻辑阵列的 100% 可路由性。这个极其强大的构建块在非常广泛的设计条件下提供了行业引脚保留率。该架构在讨论底层 FB、逻辑和互连时进行了更详细的解释。设计软件自动管理这些设备资源，因此用户可以在这些架构细节的情况下使用完全通用的结构来表达他们的设计。更高级的用户可以利用这些细节来更全面地理解软件的选择并指导其。 图 1 显示了 FB 连接到引脚并通过内部互连矩阵相互连接的高级架构。每个 FB 包含 16 个宏单元。SC 路径是 JTAG 边界扫描控制

2、产品特性

优化适用于1.8V系统 - 行业最快的低功耗CPLD - 密度32到512宏单元 • 行业最好的0.18微米CMOS CPLD - 优化的架构，用于有效的逻辑综合- 多电压I/O操作 - 1.5V到3.3V • 高级系统功能 - 最快的系统内编程 ·IEEE 1532 (JTAG)接口的1.8V ISP - 飞行中重新配置 (OTF) - IEEE114.1 JTAG边界扫描测试 - 可选的施密特触发输入（每引脚） - 所有设备上的多个I/O银行 - 与伦比的低功耗管理 · DataGATE外部信号控制 - 灵活的时钟模式 · 可选的双边缘触发寄器 · 时钟分频器（÷ 2,4,6,8,10,12,14,16） ·CLOCK - 具有宏单元控制的全局信号选项 · 每个宏单元的多个全局时钟和相位选择 · 多个全局使能 · 全局置位/复位 - 丰富的宏单元时钟、输出使能和置位/复位 - 每个宏和功能块之间共享的高效控制项时钟、输出使能和置位/复位 - 高级设计安全 - 用于线或LED驱动的开漏输出选项 - 可选的总线保持、三态或弱上拉电阻在选定的I/O引脚上 -选的未使用I/O上的可配置地 - 所有部件兼容混合I/O电压，支持1.5V、1.8V、25V和3.3V逻辑电平 - 128宏单元和更密集的设备上的SSTL2_1、SSTL_1和HSTL_1 - 热插拔 • PLA架构 - 优越的引脚保留 - 100%的产品路由能力跨功能块 • 宽泛的封装选择，包括细间距： - 芯片级封装 (CSP) BGA, 细线BGA TQFP, PQFP, VQFP, 和 QFN 封装 - 所有封装均可提供无铅产品 • 使用Xilinx和行业标准E工具进行设计输入/验证 • 使用Xilinx® WebPACK™工具为所有密度提供免费软件支持 • 行业领先的非易失性.18微米CMOS工艺 - 保证1,000次编程/擦除周期 - 保证20年的数据